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对电子元件三维 (3D) 集成的需求正在稳步增长。尽管存在庞杂的加工挑战，硅通孔 (TSV) 技巧仍是集成 3D 形式单晶器件元件的唯独可行行径。尽管单片 3D (M3D：monolithic 3D) 集成决议出息光明 ，但尚未评释无需中间晶圆即可无缝皆集单晶半导体。这一挑战源于在低温下完成后端坐褥线工艺后，在非晶或多晶名义上滋长单晶以保护底层电路的固有费事。
因此，基于滋长的单晶 M3D 实用管制决议仍然未知。这里咱们先容了一种在非晶态和多晶态名义上滋长单晶沟谈材料（具体由过渡金属二硫属化物构成）的行径，滋长温度低到足以保护底层电子元件。基于这项开发的技巧，咱们展示了垂直单晶逻辑晶体管阵列的无缝单片集成。这一确立促成了前所未有的垂直互补金属氧化物半导体 (CMOS) 阵列的开发，该阵列由滋长的单晶通谈构成。
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最终，这一确立为以单晶局势进行各式电子硬件的 M3D 集成提供了契机。
3D芯片，渐成主流
由于刻下纳米级器件的缩放甩掉，三维 (3D) 电子器件的集成已成为当代电子工业的一个伏击方面。此外，垂直陈设芯片不错权贵减少集成电路中的电阻电容 (RC) 蔓延，从而镌汰功耗并进步片上系统遐想中数据交换的收尾 。此外，片上系统组件不错更活泼地容纳在更小的占用空间内。通过单片 3D (M3D) 集成不错完结在电子征战之间确立皆集的最简陋、最灵验的行径。在这种行径中，最上头的单晶器件无需厚晶圆即可互连。
关联词，需要提防的是，要得回性能极高的单晶器件，使用单晶晶圆是必弗成少的。因此，传统的 3D 集成技巧经常保留硅晶圆并使用硅通孔 (TSV) 行径，其中在晶圆上钻出微米级的孔，然后键合经过 TSV 处理的晶圆。不外，这种 TSV 技巧存在一些挑战，举例立志的钻孔工艺、芯片错位以及用 TSV 交换可贵的芯片空间。然而，到现在为止，TSV 是皆集单晶器件的唯独可行行径，因为在非晶后端 (BEOL) 层上径直外延滋长单晶器件是弗成能的。因此，尽管通过径直滋长完结单晶器件单片集成的后劲具有庞杂的潜在影响，但尚未得到证实。
动作一种替代行径，不错从晶圆上分离单晶通谈并将其振荡到制品芯片上，以完结无晶圆 M3D 集成。LETI 开发的 CoolCube 技巧是这一主见的一个权贵评释，其中绝缘体上硅 (SOI) 结构被振荡到 BEOL 制品晶圆上，然后所有集成逻辑电路。关联词，值得提防的是，这种行径仍然需要晶圆键合智商。此外，在制造场效应晶体管 (FET) 时间激活源漏区经常需要高于 600°C 的温度。这种高温工艺会严重损坏底层电路，因此必须将工艺温度保抓在 400°C 以下以保抓集成组件的完整性。
另一种潜在行径是将已在高温下所有集成的器件在室温下振荡到供体晶圆上。关联词，这种行径提倡了将纳米级器件精准瞄准底层电路的问题，这可能是一项复杂而精准的任务。最终，理思的管制决议是在低于 400°C 的温度下在非晶 BEOL 层上径直滋长单晶通谈材料，然后进行器件集成。关联词，东谈主们强硬到这么的任求实质上是弗成能完结的。
咱们的3D制造行径
在这里，咱们展示了在涂有非晶氧化物层的硅晶片上以 385°C 的温度滋长单晶沟谈材料的经过。该技巧完结了基于滋长的单晶通谈材料的 M3D 集成。为了展示咱们的无缝单晶 M3D，咱们通过滋长将 n 型单晶 FET 阵列集成在 p 型单晶 FET 阵列之上。
咱们遴选二维 (2D) 过渡金属二硫属化物 (TMD) 动作沟谈材料，原因如下：(1) 它被以为是先进节点晶体管中相配有出路的硅替代品，主淌若因为它灵验地缩小了纳米级性能下跌；(2) 通盘在低于 400°C 的温度下发生的后滋长制造工艺都评释了其在 M3D 集成方面具有遒劲的后劲；(3) 滋长经过中的几何甩掉有可能促进单晶 TMD 在非晶名义的形成。
咱们的询查遴选受限禁受性滋长（confined selective growth），通过促进单次成核（single nucleation）事件，完结在受限区域内形成单晶 TMD。咱们欺诈这些受限沟槽的边缘和边缘动作异质成核位点，得手地在低于 400°C 的非晶绝缘层上滋长单晶 MoS2 和 WSe2。
与典型的 TMD 滋长温度（700°C 至 900°C）比较，咱们的成核计策（nucleation strategy）可前所未有地将外延温度镌汰约 50%，为完结基于滋长的单晶 M3D 提供了契机。通过充分欺诈咱们的滋长技巧，咱们展示了前所未有的基于 TMD 的单晶垂直 CMOS，也称为互补 FET (CFET) 或 3D 堆叠 FET (3DS FET)，通过在基于 WSe2 的 pMOS 顶部得手滋长单晶 MoS2 n 型沟谈而不会形成损坏。
咱们强调，单晶阵列允许制造的垂直 CMOS 阵列的性能变化很小（垂直 CMOS 内的 pMOS 和 nMOS 晶体管的 Ion/Wch 鉴别为 16.95% 和 12.86%）。咱们在制品电路顶部无损滋长单晶器件的演示为夙昔果真的无晶圆垂直 M3D 电子和光子集成提供了契机。
图 1a–d 深入了构建 3D 集成硬件的进展。图 1a 深入了传统的基于 TSV 的 3D 集成的默示图，这导致互连距离的校正有限。因此，询查东谈主员对 M3D 创建细粒度互连越来越感好奇。
到现在为止，基于单晶的 M3D 硬件仅通过将单晶 Si 从 SOI 振荡到制品集成电路 (IC) 上来演示，如图 1b 所示。关联词，一个权贵的挑战在于高掺杂激活温度，这有损坏底层 IC 的风险。
最近，基于 TMD 的 M3D 硬件已成为一种有出路的替代决议。TMD 不错在较低的温度下滋长，从而保抓底层电子器件电路的性能。因此，东谈主们依然作念出广宽勤恳来镌汰 TMD 的滋长温度。东谈主们依然探索了一些技巧，举例在较高温度下理会滋长前体，同期保抓较低的滋长区，或使用名义活性剂延长吸附原子的扩散长度15-18。经常，在如斯低的温度下会发陌生子的物理吸附，导致多晶薄膜中的 TMD 晶粒较小，其电子特点远非理思。因此，要道是得回具有较大晶粒尺寸的 TMD 薄膜，理思情况下在低温下形成单个畴（ single domain）。
询查东谈主员并莫得过多关怀促进成核的计策，尽管成核是初始滋长经过的最要道身分。在咱们的责任中，咱们尝试通过饱读吹在受限沟槽几何局势的边缘或边缘进行异质成核来促进低温成核，如图 2a 所示。咱们使用 SiO2 禁受性滋长掩模在非晶态 a-HfO2 名义上滋长 TMD，并在 SiO2 掩模的边缘和边缘处指挥成核动作异质成核的位点（请提防，这种非晶态 SiO2 不会为 TMD 提供任何外延种子 ）。
因此，即使在经常不允许在平坦名义上进行成核化学吸附的低温下，异质成核仍然不错发生，从而完结 TMD 的合成。同期，咱们全心遐想了禁受性滋长沟槽的散播和尺寸，以确保在单个沟槽处形成单个核。沟槽尺寸保抓迷漫小，以在发生第二次成核事件之前完成 TMD 的横向滋长，从而在 a-HfO2 涂层 Si 晶片上形成单域 TMD。因此，不错在低于 400°C 的温度下在硅晶片上滋长介电层上的晶片级单晶 TMD。这使得前所未有的单晶电路大略通过径直滋长垂直集成，从而完结单晶逻辑电旅途直在逻辑或存储器芯片上的无缝 M3D。
因此，这允许摩尔定律的无间和高带宽存储器的垂直集成，尽管夙昔必须开发一种相宜这种 M3D 的新冷却决议。这些重点也在补充表 1 中进行了挂念。
把柄经典成核表面（nucleation theory），当滋长温度迷漫高，卓越均相成核（homogeneous nucleation）所需的活化能时，成核不错均匀地发生在通盘名义。关联词，在较低的温度下，由于无法提供迷漫的能量来克服均相成核的活化能垒（activation barrier for homogeneous nucleation），成核事件受到能源学的甩掉。这导致在边缘或边缘处倾向于异相成核。
此外，咱们的密度泛函表面 (DFT：density functional theory) 缱绻标明，高温下 HfO2 的非晶态-晶体调治进一步引起了 HfO2 上合并能的对比，如咱们的高分辨率透射电子显微镜 (HRTEM) 分析所示（扩张数据图 1）。缱绻标明，TMD 在非晶态 a-HfO2 上的合并彰着弱于在晶体 c-HfO2 上的合并（扩张数据图 2a）。
因此，在低温下进一步刺激了SiO2边缘的成核，导致边缘合并能增多35%（扩张数据图2b-d）。态状了合并能的防御缱绻行径（笃定见补充说明和补充图1-4）。图2b、c、f、g深入了WSe2成核趋势的执行收尾，统计分析标明平面HfO2名义的占有率迟缓变化，从700°C时的72.8%降至485°C时的28%（扩张数据图3），终末核在385°C时所有占据沟槽边缘（图2d、h）。
比较之下，非图案化区域不推崇出成核，因此不形成任何薄膜（扩张数据图 4）。应该提防的是，每个沟槽都有一个核，统计时近似了 125 个沟槽，况兼每个温度（700°C、485°C 和 385°C）下的沟槽尺寸（700 nm、500 nm 和 200 nm）对于单晶 TMD 的滋长是不同的。不错以推敲的比例不雅察到沟槽尺寸随滋长温度的变化（扩张数据图 5）。
在坐褥受限单畴（confined single-domain） WSe2 时，由于沟槽尺寸迷漫小，不错在二次成核发生之前的很短时刻内完成横向 TMD 滋长。此外，在填充齐全的单层域（perfect monolayer domain ）之后，在发生二次成核之前有迷漫的孵化时刻，从而完结均匀的受限滋长。天然咱们使用 SEM 说明在单个沟槽中形成单个核意味着咱们得到的单层的单晶性，但咱们在完成滋长后进一步证实了咱们的 TMD 的单晶性。通过在滋长后禁受性氧化 TMD，咱们试图确定晶粒鸿沟的存在。
如扩张数据图 6 所示，在相对较大的沟槽上滋长的多晶 TMD 出现了晶粒鸿沟和二次成核，而在小沟槽上滋长的单晶 TMD 上看不到这么的印迹。此外，在 385°C 下滋长的 WSe2 的 HRTEM 图像显泄露优异的结晶性（扩张数据图 7）。
值得提防的是，高达 385°C 时，光致发光 (PL) 光谱的全宽保抓在半峰约 50 meV 处，峰值位置莫得任何偏移（图 2i）。拉曼光谱在 385°C 时也保抓踏实（图 2j）。该收尾与咱们对器件性能的表征一致（图 2k 和补充表 2）。咱们不雅察到使用咱们在 485°C 下滋长的单晶 WSe2 制造的 FET 的每沟谈宽度导通电流 (Ion/Wch) 保抓不变，而在 385°C 下滋长的 WSe2略有退化（约 13.8%）。
比较之下，MoS2 的性能在高达 385°C 的温度下仍能保抓精采（补充图 5）。这与之前在低温下滋长多晶 TMD 的演示形成了显然对比，在之前演示中，由于晶粒尺寸减小，移动率大幅下跌是弗成幸免的。
此外，咱们通过在等边三角形和钝角三角形中进行成核测试，进一步询查了边角对促进异质成核的影响。在具有推敲角度的等边三角形中，成核飞快发生在三个 60° 边内（图 2l）。比较之下，在具有两个 30° 边的钝角三角形中，成核发生在较小角度的边上（图 2m）。
这标明，跟着边缘角度的减小，边缘效应会增多，从而通过沟槽结构的改动，促进异质成核的概率，复古在低于 385°C 的温度下滋长的后劲。此外，咱们发现，将图案陈设成等边三角形不错使三角形沟槽在晶体学上相互对皆30（扩张数据图 8）。终末，咱们强调，通过略略修改滋长要求，单晶 TMD 贴片的密度也不错进一步遐想得更密集（补充图 6）。
咱们在 385°C 下得手滋长了单晶 TMD，这一温度足以保抓当代电子电路的性能，这促使咱们进一步展示单晶器件的无缝 M3D 集成。为了展示这少量，咱们决定构建前所未有的垂直单晶 2D CMOS，因为这不错评释无缝构建垂直单晶逻辑电路的可行性。
最初，在 485°C 下，在 a-HfO2 涂层 Si 衬底上滋长单晶 WSe2，然后完成 p 型 S/D 触点 和栅极堆栈，从而制造单晶 pMOS 阵列。第一个 pMOS 阵列由 a-HfO2 封装封闭。然后，通过在 385°C 下径直在 a-HfO2 封装层上滋长单晶 MoS2 来构建基于 nMOS 的垂直 CMOS（图 3a、b 和扩张数据图 9a-f）。
图 3c 深入了该单晶垂直 CMOS 的实质图像，该图像是通过横截面 HRTEM 拍摄的。能量色散分光计 (EDS) 检考据实了此类垂直 CMOS 中每一层的原子构成（图 3d）。咱们对下部 pMOS 和上部 nMOS 的电性能进行了法例分析。该分析触及（1）评估 MoS2 滋长温度对底层 WSe2 pMOS 的影响和（2）对顶部 nMOS 的全面性能评估。
图 4a 展示了单晶 MoS2 滋长后底层 WSe2 pMOS 的传输特点。从图中不错看出，在 MoS2 滋长之前的 pMOS 在沟谈长度为 400 nm 和 Vds = 0.5 V 时推崇出 82.9 μA μm−1 的导通电流 (Ion/Wch)，同期得回了高达 6.59×106 的高开关电流比。在 385°C 下滋长单晶 MoS2 层之后，WSe2 pMOS 的传输特点不受影响。关联词，当 nMOS 沟谈在 485°C 和 585°C 下生万古，底层 pMOS 的性能严重下跌（图 4a 和扩张数据图 10）。因此，咱们入部下手构建一个在 385°C 下滋长 MoS2 的垂直 CMOS。
关联词，nMOS 的 Ion/Wch 比 pMOS 的 Ion/Wch 小约 56%。因此，为了匹配电流，咱们在 MoS2 nMOS 上应用了双栅极偏置，这进步了 nMOS 的 Ion/Wch 性能，从而将电流失配镌汰到 10% 以下，如图 4b 所示。匹配的 nMOS 和 pMOS 阵列的传输弧线如图 4c 所示。咱们的单晶 FET 推崇出相对较小的器件间变化。
具体而言，在垂直 CMOS 内从 WSe2pMOS 和 MoS2 nMOS 测得的 Ion/Wch 的圭臬偏差鉴别为 16.95% 和 12.86%。垂直 CMOS 的制品率考据记载为 93.8%（扩张数据图 9g、h）。补充图 7 提供了对于制备的垂直 CMOS 器件的场效应移动率 (μeff)、亚阈值摆幅 (SS) 和界面陷坑密度 (Dit) 的进一步询查，考据了 56.18 cm2 V–1 s–1和 51.1 cm2 V–1 s–1 (nMOS 和 pMOS 的 μeff)，以及 1.87 × 1013 cm1-2 V–1 s–1和2.50 × 1013 cm–2 eV–1 (nMOS 和 pMOS 的 Dit)，鉴别为平均值。
补充图 8 投射了咱们的垂直 CMOS 器件的阈值电压 (Vth)，考据了 nMOS 晶体管的 0.17 V 和 pMOS 晶体管的-0.19 V 的平均值。咱们提防到，正如行业途径图中所述，2D FET 取代 Si 濒临三个要道禁绝：(1) Si 上的单晶滋长；(2) 沟谈的替代掺杂，用于调整 Vth 和镌汰源漏交游电阻；(3) 高 k 和 2D 通谈之间的低 Dit 界面。
在这项责任中，咱们得手克服了在硅上滋长单晶 TMD 的挑战。关联词，抓续勤恳管制剩下的两个挑战至关伏击。尽头是，为了完结基于 2D 的电路，必须确保通谈区域的替代掺杂以匹配特定技巧节点所需的 Vth。
欺诈通过滋长而确立的单片集成单晶 pMOS 和 nMOS，咱们通过皆集垂直皆集的 CMOS 构建了反相器。它们的评估如图 4d 和补充图 9a-f 所示。咱们查抄了电源电压 (Vdd) 的电压传输特点 (VTC)。垂直 CMOS 的中栅极和顶栅极皆集起来形成输入端，输入电压 (Vin) 在 0 V 到 1.5 V 之间变化。在通过皆集 nMOS 和 pMOS 晶体管的漏极电极形成的输出端测量输出电压 (Vout)。
为了定量评估垂直反相器电路的性能，咱们从 VTC 弧线中估算了平均电压增益 (再次) 和噪声裕度 (NM = NML + NMH) 值（图 4d（插图）深入 Vdd = 1 V 时的电压增益）。补充图 9b 提供了从垂直 CMOS 阵列得回的多条 VTC 弧线；Again 和 NM 的圭臬偏差鉴别为 14.5% 和 17.1%。如电压增益和噪声裕度与 Vdd 的关系图所示，由于滋长经过中的无缝堆叠，咱们的垂直反相器的平均 Again 和 NM 值优于通过堆叠报告的基于 TMD 的反相器的值（图 4e）。
此外，鉴别使用两个 pMOS 晶体管和两个 nMOS 晶体管确立了上拉和下拉网罗，以创建 NAND 和 NOR 门（补充图 9g、h）。如图 4f 所示，咱们的垂直反相器已得手完结了 NAND（红线）和 NOR（蓝线）功能。咱们的模拟预料，通过进步界面质料（Dit 值高达 1012 cm–2），咱们的 M3D 逻辑的导通电流不错大大卓越 IRDS34,35 所需的值（补充图 10 和补充表 3-5）。这为基于增长的逻辑 IC M3D（在存储器、逻辑甚而光电电路等各式 IC 之上）提供了彰着的夙昔标的。
挂念
总之，咱们得手地展示了一种通过在低于 400°C 的温度下滋长来在非晶或多晶夹层之间陈设单晶半导体的行径。该技巧完结了 nMOS 和 pMOS 的垂直无缝单片集成，从而产生了可操作的垂直反相器。它有可能大大减少互连距离，从而缩小 RC 蔓延并使给定晶圆空间内的晶体管密度加倍。
咱们确信，这种无缝 M3D 行径的发现特点不错通常用于高效构建当代电子和光电元件的 3D 结构。关联词，要完结高性能 2D CMOS 的 M3D，进一步开发低于 400°C 的低温替代掺杂工艺亦然必弗成少的。充分欺诈咱们的异质成核计策也可能在夙昔完结掺杂 TMD 的低温滋长。
原文标题：
Growth-based monolithic 3D integration of
single-crystal 2D semiconductors
致谢本文作家：
Ki Seok Kim、Seunghwan Seo、Junyoung Kwon、Doyoon Lee、Changhyun Kim、
Jung-El Ryu、Jekyung Kim、Jun Min Suh、Hang-Gyo Jung、Youhwan Jo、June-Chul Shin
Min-Kyu Song、Jin Feng、Hogeun Ahn、Sangho Lee、Kyeongjae Cho、Jongwook Jeon、Minsu Seol、Jin-Hong Park、Sang Won Kim3和Jeehwan Kim
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